IDF 2004 : Wafer de cache en 65nm

0
Lors de l'ouverture de l'IDF ce matin, Paul Otellini a exhibé fièrement l'un des tout premier wafer de cache utilisant le procédé de fabrication en 65 nanos (0,065µ). Le fait de présenter ce Wafer n'était pas tout à fait anodin, puisque l'orientation très marquée d'Intel vers le parallélisme nécessitera l'inclusion de quantités de mémoire cache toujours plus grandes au sein de ses Processeurs. Ceci afin que les différents processus s'exécutant en même temps puissent accéder aux données les plus fréquemment utilisées le plus rapidement possible.

0000011800098690-photo-idf-2004-paul-otellini-65nm-cache-wafer.jpg

Paul Otellini arborant un wafer de cache en 65nm
Vous êtes un utilisateur de Google Actualités ou de WhatsApp ? Suivez-nous pour ne rien rater de l'actu tech !
google-news

A découvrir en vidéo

Haut de page
Rejoignez la communauté Clubic S'inscrire

Rejoignez la communauté des passionnés de nouvelles technologies. Venez partager votre passion et débattre de l’actualité avec nos membres qui s’entraident et partagent leur expertise quotidiennement.

S'inscrire

Commentaires