IDF 2004 : Wafer de cache en 65nm

Lors de l'ouverture de l'IDF ce matin, Paul Otellini a exhibé fièrement l'un des tout premier wafer de cache utilisant le procédé de fabrication en 65 nanos (0,065µ). Le fait de présenter ce Wafer n'était pas tout à fait anodin, puisque l'orientation très marquée d'Intel vers le parallélisme nécessitera l'inclusion de quantités de mémoire cache toujours plus grandes au sein de ses Processeurs. Ceci afin que les différents processus s'exécutant en même temps puissent accéder aux données les plus fréquemment utilisées le plus rapidement possible.