Intel aurait trouvé un moyen de contourner l'un des gros défis de la loi de Moore

05 janvier 2021 à 10h14
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© Intel

Ce moyen consiste à empiler les transistors MOS afin de réduire de moitié la surface qu’ils occupent.

En 2007, Gordon Moore, co-fondateur d'Intel, prophétisait que sa célèbre loi risquait de devenir caduque sous 10 à 15 ans. Nous voici désormais en 2021, et la miniaturisation semble effectivement atteindre bientôt ses limites : du 45 nm fin 2007, nous sommes désormais au 5 nm. TSMC, le leader du secteur, prévoit déjà du 3 nm puis du 2 nm à l’horizon 2024. Heureusement, pour faire vivre la loi de Moore, il existe des alternatives autres que la réduction de la finesse de gravure. Parmi celles-ci, l’empilement des transistors les uns sur les autres. Une solution déjà évoquée par Gordon Moore à l’époque (en 2007), qui sera peut-être bientôt généralisée.

Une alternative pour augmenter le nombre de transistors

Énoncée pour la première fois en 1965 par Gordon Moore puis affinée en 1975, la loi de Moore dispose que le nombre de transistors présents dans un processeur double tous les deux ans. Jusqu’en 2001, la prédiction s’est effectivement vérifiée, notamment grâce à la diminution ininterrompue de la finesse de gravure. Seulement, la miniaturisation a ses limites : de plus en plus ardue, de plus en plus chère, elle finira tôt ou tard par se heurter aux lois de la physique.

Mais Intel n’est pas défaitiste. En 2016, l’entreprise assurait que la loi de Moore n'était pas morte. Plus récemment, en août dernier, elle faisait part de son optimisme à ce sujet. À l’occasion de l’IEDM (International Electron Devices Meeting), Intel a détaillé l’une de ses pistes pour faire perdurer la loi de Moore.

Un circuit logique traditionnel s’articule autour de transistors MOS : ceux de type N, les NMOS, et ceux de type P, les PMOS. Réduire leur taille permet d’accroître leur nombre et donc d’augmenter la densité. Un nœud de gravure désigne d’ailleurs la demi-distance qui sépare deux éléments lithographiés. Mais lorsque rétrécir cette distance deviendra impossible, il faudra trouver d’autres moyens. La technique d’Intel : empiler les transistors plutôt que les placer côte à côte.

© Intel

Les ingénieurs d'Intel ont fait une démonstration avec le plus simple des circuits logiques CMOS : un inverseur avec deux transistors, deux connexions à l'alimentation, une interconnexion E/S. Avec les transistors empilés, la surface est réduite de moitié.

Des canaux en forme de nanofeuilles empilées verticalement

Ce procédé est rendu possible grâce à l’utilisation de canaux de type nanofeuille plutôt que nanofil : la partie principale du transistor ne consiste plus en une ailette de silicium orientée verticalement, mais en plusieurs nanofeuilles positionnées horizontalement, empilées les unes sur les autres. En soit, le principe des nanofeuilles et du Gate-all-around (GAA) n’est pas exclusif à Intel. Samsung et TSMC planchent aussi dessus. Chez le Coréen, le procédé s’appelle MBCFet (Gate-all-around Multi-bridge-channel FET).

© Intel

Schématiquement, la technique d’Intel consiste à empiler des nanofeuilles de silicium et de germanium, puis à connecter les deux nanofeuilles de la partie supérieure à du silicium enrichi en phosphore pour qu’elles fassent office de NMOS, et les trois nanofeuilles de la partie inférieure à du bore pour faire qu’elles fassent office de PMOS.

© Intel

Pour que ce procédé soit viable, il faut idéalement que l’empilement soit appliqué sur un même wafer et en une seule étape. Le faire séparément sur deux wafers qui seraient ensuite combinés induirait un risque de désalignement trop important.

Si, en pratique, les choses sont complexes, simplifier au maximum les processus est une priorité. Selon Robert Chau, directeur de la recherche sur les composants chez Intel : « La mise en œuvre ne peut pas être trop compliquée, sans quoi cela affectera la faisabilité de la fabrication de puces avec des CMOS empilés. C'est une intégration très pratique avec des résultats respectables. »

Robert Chau ajoute qu’une fois l’empilement bien maîtrisé, ses équipes s’attaqueront aux performances. Les maillons faibles seraient pour l’instant les dispositifs PMOS, moins conducteurs que les NMOS. Quelques années de recherche et d’optimisation supplémentaires seront donc nécessaires avant une application à grande échelle.

Source : Spectrum.IEEE

Modifié le 05/01/2021 à 19h51
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