Un brevet déposé par AMD en fin d'année 2017 et rendu public le 30 juin dernier dévoile les projets du groupe pour une possible architecture inspirée du design big.LITTLE d'ARM. La chose pourrait par exemple faire concurrence aux puces Lakefield d'Intel.
En vogue, les architectures asymétriques ou hybrides, s'appuyant d'une part sur des cœurs de petite taille destinés aux activités peu demandeuses, et d'autres part sur des cœurs plus costauds, taillés cette fois pour les tâches lourdes, font petit à petit leur entrée chez Intel. Mais alors que le fondeur américain présentait il y a peu ses puces à basse consommation Lakefield, fondées sur ce grand principe, voilà qu'AMD chercherait en secret à en faire autant.
AMD également sur le filon big.LITTLE ?
En octobre 2017, la firme de Lisa Su a en tout cas déposé un brevet portant sur un projet de processeur « hétérogène ». Comme le souligne Tom's Hardware, ce brevet décrit un système permettant à un sous-ensemble d'instructions de s'exécuter sur des cœurs pleine taille, optimisés pour des performances, mais aussi un second sous-ensemble d'instructions capable de s'exécuter sur des cœurs simplifiés, plus petits et conçus pour optimiser l'efficacité énergétique. Le principe n'a rien de novateur, mais il s'agirait d'une première pour AMD.
La firme décrit pour le reste de la mémoire partagée entre les cœurs 'big' et 'LITTLE' pour leur permettre d'effectuer des transferts plus rapides entre eux, malgré leurs différentes. On découvre enfin un système permettant de désactiver de manière dynamique les cœurs qui ne sont pas utilisés. L'idée ici est de réduire drastiquement la consommation d'énergie.
Une architecture conçue pour limiter le recours à l'OS
Si l'on en croit les descriptions jointes au brevet d'AMD, le groupe miserait sur une technologie permettant au processeur de trier de manière indépendante le type de tâches qui doit s'exécuter sur chaque cluster de cœurs, et ce, en fonction des instructions supportées par lesdits cœurs.
Les tâches confiées initialement à l'un des deux clusters pourraient aussi basculer sur l'autre en fonction du contexte. Par exemple, si une activité confiée initialement au cluster 'LITTLE' le sollicite trop au bout du compte, elle pourra être permutée dynamiquement sur le cluster 'big'. À l'inverse, si le cluster 'big' est sous-exploité, ce qu'il est en train de traiter pourra basculer sur le cluster de cœurs 'LITTLE'. La chose se ferait à condition que les instructions soient supportées par les cœurs en question, dans un sens comme dans l'autre.
Ce système, plutôt ingénieux sur le papier, devrait permettre de réduire drastiquement l'implication de l'OS, qui n'aurait pratiquement pas besoin d'intervenir, le basculement et la sélection des tâches entre les deux clusters s'opérant nativement au niveau du processeur.
Un concept prometteur, mais porté par une technique plus rudimentaire que chez Intel ?
Plus intrigant encore, AMD évoque un concept qui pourrait se décliner à des SoC regroupant à la fois une partie CPU, une partie GPU et une puce DSP. De quoi démultiplier les combinaisons possibles, tout particulièrement sur le secteur de la mobilité.
Reste que si Intel peut compter sur son ingénieuse technologie d'empilement 3D Foveros (les différents éléments du SoC sont alors littéralement placés les uns sur les autres pour un gain de place et des puces plus petites), AMD se contenterait probablement pour sa part d'une simple architecture MCM (Multi Chip Module) consistant, de manière plus rudimentaire, à regrouper plusieurs puces les unes à côté des autres sur un seul et unique die.
Notons néanmoins que déposer un brevet ne rime pas nécessairement avec la commercialisation in fine d'un quelconque produit. Si AMD s'est clairement intéressé à la question d'un processeur semblable à l'architecture « big.LITTLE », rien ne nous dit que la firme n'a pas laissé tomber le projet entre temps.
Source : Tom's Hardware / Brevet / Twitter
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