Processeurs entrée de gamme: AMD A8/A10 Virgo vs Intel Core i3 Ivy Bridge

17 octobre 2012 à 16h12
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La note de la rédac

Une architecture processeur qui évolue : place à Piledriver

Lorsqu'AMD a lancé ses processeurs AMD FX il y a plusieurs mois de cela, la surprise a été de taille et il ne faut pas se leurrer, nous parlons bien ici d'une mauvaise surprise. Attendue de longue date, l'architecture Bulldozer s'est avérée bien en deçà des attentes et n'a pas permis le moins du monde à AMD de taquiner son rival de toujours. Si nous nous épanchons sur Bulldozer, c'est que les nouvelles APU Virgo proposées par AMD font fit de leur architecture x86 héritée du K10 pour adopter des cœurs Piledriver ! Face à la génération Llano, le changement est donc conséquent.

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Piledriver incarne ici une évolution de l'architecture Bulldozer. Et comme nous l'avions déjà évoqué lors de notre papier consacré à Trinity sur mobile (voir AMD Trinity : un Bulldozer dans un portable ?), les évolutions si elles sont bien réelles sont plutôt subtiles, du moins par rapport à Bulldozer. Rappelons au passage qu'avec Bulldozer, AMD introduit la notion de module. Chaque module est composé de deux cœurs d'exécution x86 et l'intérêt premier de ce concept est de partager un certain nombre de ressources communes entre les cœurs d'un même module, ce qui est censé conduire à une architecture plus efficace et moins pachydermique en terme de transistors. Tout en donnant à la marque la possibilité de décliner son architecture avec plus ou moins de modules et donc plus ou moins de cœurs.

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Reste que pour ses APU Virgo, AMD retient un design quadri-cœurs fait de deux modules Piledriver. Au sein d'un module Piledriver, chaque cœur x86 dispose de son propre cache L1, le cache de second niveau étant partagé entre les cœurs. L'agencement du cache est donc différent, mais pas nécessairement sa taille puisque l'on retrouvait dans Llano un cache de second niveau de 1 Mo par cœur, soit 4 Mo au total, alors que Virgo propose 2 Mo de cache L2 par module soit là aussi un total de 4 Mo. Rappelons dans tous les cas l'absence de cache de troisième niveau.

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Dans sa documentation technique, AMD évoque foultitude de changements au niveau de l'architecture sans toutefois franchement rentrer dans le détail. On notera l'ajout de certaines instructions notamment pour prendre en charge les calculs FMA3 pour le Fuse/Multiply/Add sur trois opérandes ou les instructions de conversion F16C. Et cela s'ajoute évidemment au tronc commun Bulldozer comme la prise en charge des instructions AVX ou de l'AES-NI.

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AMD annonce par ailleurs avoir amélioré les mécanismes de prédiction de branchement ou encore le scheduling alors que l'efficacité du cache de second niveau serait supérieure. Et tout cela dans le but d'offrir un meilleur IPC (nombre d'instructions traitées par cycle d'horloge).
Modifié le 01/06/2018 à 15h36
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