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TSMC a achevé la conception de son infra destiné à la production de puces 5 nm

Nathan Le Gohlisse
Spécialiste Hardware
09 avril 2019 à 08h23
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TSMC logo

C'est officiel, TSMC est parvenu à mettre au point son design d'infrastructure dédié à la production prochaine de puces 5 nm.

Il s'agit là d'une avancée toute stratégique pour le fondeur taïwanais, qui reste pour l'heure focalisé sur sa seconde génération de puces 7 nm, basées sur un procédé de gravure par EUV (Extreme Ultra Violet).

Le 5 nm : une promesse de croissance pour TSMC

La complétion des travaux infrastructure destinés à lancer la production de wafers en 5 nm, permet à TSMC de se maintenir dans la course face à ses concurrents directs, tout en consolidant ses rapports avec ses clients actuels. À moyen terme, AMD, HiSilicon (filiale de Huawei) ou encore Apple pourraient notamment bénéficier de ce nouveau procédé.

D'un point de vue technique, TSMC compte sur la gravure par EUV, déjà exploitée sur ses nouvelles puces 7 nm, pour donner vie au 5 nm. Cette nouvelle finesse de gravure doit permettre de multiplier par 1,8x la densité de transistors sur les puces, et donc d'améliorer leurs performances. Le fondeur annonce par ailleurs une augmentation de 15 % des fréquences, ainsi qu'une réduction de l'espace occupé par le circuit SDRAM. Autrement dit, chaque waffer produit pourra comporter plus de puces.

TSMC indique enfin que la production préliminaire (Risk production) de puces 5 nm est déjà engagée. Il s'agit d'un galop d'essai visant à corriger d'éventuels problèmes avant d'engager une production à plus grande échelle.

Source : TechPowerUp
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HyperHonorableFrancoisMitterrand
TSMC: Taiwan Semiconductor Manufacturing Company, Limited<br /> Design: Conception<br /> Wafer : tranche, galette, plaquette, pastille [Silicon Wafer: tranche, galette de silicium]<br /> SDRAM : Synchronous Dynamic Random Access Memory (MDSAA - mémoire dynamique synchrone à accès aléatoire)<br /> Risk prodution : production de(s) risque(s)<br /> Merci pour cet article!
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