Toshiba et Western Digital préparent des puces NAND 3D à 128 couches !

Nathan Le Gohlisse Contributeur
12 mars 2019 à 20h48
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Toshiba HQ

Toshiba et Western Digital marchent une nouvelle fois main dans la main pour préparer sereinement l'avenir du stockage flash. On apprend aujourd'hui que les deux constructeurs s'apprêtent à porter la touche finale à des puces NAND 3D haute densité, dotées de 128 couches. Ces dernières devraient arriver sur le marché à l'horizon 2020-2021.

Répondant au nom de BiCS-5 dans la nomenclature traditionnelle de Toshiba, ces nouvelles puces NAND 3D 128 couches dépendent toujours, et en dépit de leur quête de densité, de cellules TLC (3 bits par cellule), ici préférées aux nouvelles cellules QLC (4 bits par cellule). D'après TechPowerUp, l'explication serait à chercher du côté des faibles rendements observés par les fabricants de mémoire NAND sur les cellules de type QLC.

33 % de capacité en plus que les puces 96 couches


En dépit de cette décision stratégique un brin surprenante pour du matériel attendu d'ici un à deux ans, les nouvelles puces NAND 3D à 128 couches concoctées par Toshiba et Western Digital s'imposent avec une densité de donnée qui atteint le seuil des 512 Go. Leur capacité est ainsi en hausse de 33 % vis-à-vis des puces 96 couches actuelles.

En matière de vitesse d'écriture, on assisterait en outre une multiplication par deux des débits, grâce à un design 4 niveaux que Toshiba a détaillé dans les grandes lignes.

Des puces plus rapides, mais aussi plus petites


Contrairement aux puces BiCS-4, qui se contentent d'un design 2 niveaux, les puces BiCS-5 s'appuient sur un design 4 niveaux. Leur die est en effet composé de quatre sections distinctes, ou niveaux, pouvant être sollicités de manière indépendante. Cette méthode permettrait de doubler les débits en écriture pour passer d'une vitesse de 66 Mo/s à 132 Mo/s par canal.

Enfin, le die des puces BiCS-5 emploie la technologie CuA (circuitry under array), un design consistant à placer le circuit logique sur la couche la plus basse intégrée à une puce 3D NAND. Les autres couches sont ensuite empilées sur ce « socle » comprenant le circuit logique. Cette méthode a notamment pour avantage de réduire de 15 % la taille totale du die.

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