Intel Core i7 4770K : Haswell et les Core de 4e génération

01 juin 2013 à 16h00
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Intel TSX : place à la mémoire transactionnelle

Au menu de l'AVX2, on retrouve une extension répondant au nom d'Intel TSX (Transactional Synchronization Extensions). Il s'agit pour Intel de proposer non pas un nouveau type de mémoire, rassurez-vous, mais une nouvelle façon d'accéder à la mémoire du système selon le principe des transactions. Jusqu'alors la mémoire système est partagée et accessible par l'ensemble des cœurs du processeur avec pour effet de bord la possibilité qu'un cœur modifie le contenu de la mémoire système et engendre une corruption des données destinées à un autre cœur. Naturellement, ce problème a été identifié depuis bien longtemps et plusieurs mécanismes notamment logiciels sont censés le contourner, non sans un coût au niveau des performances. C'est le cas des « locks » ou des pans entiers de données sont verrouillés empêchant tout gain de performance lors de l'exécution du code sur plusieurs cœurs.

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Avec TSX, Intel implémente une gestion matérielle de la mémoire sous forme de transactions. Le développeur peut, via deux nouvelles instructions, définir une portion du code devant s'exécuter de manière transactionnelle : c'est le Hardware Lock Elision. Le code s'exécute alors comme si aucun lock n'étant en place et si tout va bien, on gagne en performance sur les écritures mémoire. À l'inverse, si jamais d'autres processus tentent d'écrire dans la même zone mémoire, l'opération est abandonnée et le code est exécuté de manière classique. Un second mode plus complexe fait aussi son apparition et répond au doux nom de Restricted Transactional Memory.

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Dans tous les cas, il faudra du temps avant que les développeurs ne tirent profit de cette gestion de la mémoire transactionnelle et qu'on puisse voir les premiers bénéfices dans la pratique. D'autant que l'on ne sait pas pour l'heure comment AMD entend implémenter cette nouvelle gestion de la mémoire.

Intel Haswell : partie de cache-cache

Alors que l'architecture Haswell double le débit en pointe des opérations en virgule flottante, les ingénieurs du fondeur ont revu la bande passante des caches. Elle est doublée au premier niveau, tout comme l'interface entre ces deux caches. Reste que la taille des caches ne change pas, pas plus d'ailleurs que le temps de latence pour y accéder, comme nous l'évoquions un peu plus haut.

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Du côté du cache de troisième niveau, Intel apporte des changements significatifs. Rappelons tout d'abord que ce troisième niveau de mémoire cache est partagé entre les cœurs d'exécution x86 et la partie graphique intégrée au processeur. Avec Ivy Bridge, la fréquence de fonctionnement de ce cache et in-fine sa bande passante est liée à celle de la partie CPU. Problème, si les cœurs x86 opèrent à des fréquences inférieures au cœur graphique, les performances du cache sont amoindries et dans certains scénarios cela peut poser problème. C'est pour cela qu'Intel avait ajouté au cœur graphique un cache L3 intermédiaire avec Ivy Bridge, permettant de ne plus choisir entre faire tourner CPU et cache L3 à pleine vitesse ou garder la fréquence du cache basse pour éviter de réveiller les cœurs x86 quitte à impacter les performances.

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Les architectes d'Haswell proposent donc une solution élégante et déjà vue par le passé qui consiste à rétablir trois contrôleurs de fréquence indépendants... comme sur Nehalem ! On a donc des fréquences découplées avec une fréquence pour les cœurs d'exécution x86, une fréquence pour le cœur graphique embarqué et une fréquence pour le cache de troisième niveau et son ringbus. Qui plus est, le débit du cache est amélioré à chaque étape alors que de nouveaux pipelines gèrent les accès données et non données de manière indépendante. Petit regret toutefois, la latence du cache L3 augmente avec Haswell.

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Modifié le 01/06/2018 à 15h36
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