Intel Core i7 4770K : Haswell et les Core de 4e génération

01 juin 2013 à 16h00
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Une architecture bien connue...

Quatrième « Tock » depuis qu'Intel a officiellement mis en place son modèle de cadencement, Haswell conserve un certain air de famille avec ses prédécesseurs. Du côté de l'architecture processeur, les changements sont disons-le tout de go minimes et pour la plupart guidés par une volonté de diminuer la consommation électrique des puces. Comme ses prédécesseurs, Haswell est fait d'un die d'une seule pièce, autrement appelé die monolithique, et regroupe quatre cœurs d'exécution x86 en sus d'un cœur graphique intégré.

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Face aux architectures Sandy Bridge et Ivy Bridge, le front-end d'Haswell ne change presque pas. On retrouve donc le cache L0 pour le stockage des micro-opérations décodées, sans changement aucun au niveau de sa taille, ou le moteur d'exécution OOO (Out of Order en anglais) et son PRF ou Physical Register File. Intel a tout de même revu les mécanismes de prédiction de branchement ainsi que le prefetcher matériel pour une efficacité accrue. Des améliorations à la marge qui devraient tout de même participer à un IPC supérieur (nombre d'instructions exécutées par cycle d'horloge). Reste que le pipeline d'exécution ne bouge pas par rapport à Ivy Bridge et ou Sandy Bridge avec une profondeur de 14 niveaux. Ce qui implique une non-dégradation bienvenue des temps de latence que ce soit pour les mauvaises prédictions de branchement ou encore les accès aux mémoires cache L1/L2.

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Parallèlement à cette vue d'ensemble de l'architecture Haswell, qui ne semble montrer que peu d'évolutions par rapport à Ivy Bridge, les ingénieurs d'Intel ont tout de même fait évoluer la partie exécution. Ainsi divers buffers censés stocker des micro-ops notamment ont vu leur taille augmenter ce qui devrait être bénéfique particulièrement pour les applications multi-threadées.

Et de parallélisme il en est justement question au niveau des unités d'exécution et du nombre de micro-ops pouvant s'exécuter simultanément. Jusqu'à présent, les architectures Intel successives depuis Conroe permettaient l'exécution de 6 micro-ops simultanément. Cette limite est dorénavant relevée Intel ajoutant deux ports d'exécution supplémentaires à son architecture. L'un est dédié aux entiers, c'est donc une ALU supplémentaire, l'autre aux opérations mémoire de store, ce qui devrait logiquement profiter aux performances des applications les plus gourmandes. D'autant que l'ajout de cette quatrième ALU libère les ports d'exécution 0 et 1 pour les vecteurs. Le tout bien sûr sans remettre en cause le design SMT des puces où chaque cœur d'exécution physique peut travailler sur deux threads simultanément via l'HyperThreading. Qui plus est, une nouvelle unité de branchement apparaît dans le but de réduire les conflits et d'optimiser l'exécution de code avec beaucoup de branchements.

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Alors qu'Intel avait revu une partie de l'architecture Sandy Bridge pour ajouter le jeu d'instructions AVX, le fondeur dote Haswell des instructions AVX2. Il s'agit ici de prendre en charge les opérations de type FMA (Fuse Multiply Add) via l'ajout de deux nouvelles unités FMA 256 bits. Un changement architectural non négligeable qui double littéralement le débit en pointe des FLOPS par cycle d'horloge et profitera aux applications médias et 3D. Et Intel de préciser que malgré ce gain de performance, la latence d'exécution des opérations FMA est en progrès face à la précédente génération (on passe de 8 à 5 cycles).

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De nouvelles instructions travaillant sur les entiers font également leur apparition, dont certaines visent à offrir des gains de performance pour tout ce qui concerne la cryptographie. La virtualisation n'est pas oubliée avec Haswell puisqu'Intel fait évoluer sa technologie VT avec une réduction significative des temps de transition entre guest et host.
Modifié le 01/06/2018 à 15h36
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