Preview Intel Core 2 Duo, la relève du Pentium !

04 juin 2006 à 18h30
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Intel Core : du neuf côté multimédia et gestion mémoire

Avec le Pentium 4, Intel avait encore étendu le vénérable jeu d'instructions x86 en proposant des instructions 128-bits dites SSE (Streaming SIMD Extension). Spécialement conçues pour répondre aux besoins des programmes multimédias, les instructions SSE restent d'actualité avec l'Intel Core. C'est donc fort logiquement que la dernière micro-architecture d'Intel gère les jeux d'instructions SSE, SSE2 et SSE3 tout en inaugurant de nouvelles instructions regroupées sous la bannière SSE4. Ces dernières sont au nombre de huit et se concentrent sur la vidéo. Non content d'étendre le spectre de ses instructions SSE, Intel propose avec son architecture Core l'Advanced Digital Media Boost. Il s'agit ici d'augmenter significativement la vitesse de traitement des instructions SSE. Jusqu'à présent, les instructions SSE s'exécutaient au rythme d'une instruction tous les deux cycles d'horloge. Avec la micro-architecture Intel Core, le fondeur se propose tout simplement de multiplier par deux le débit en faisant en sorte qu'une instruction 128-bit SSE s'exécute en un seul et même cycle d'horloge. Pour y parvenir, Intel s'appuie dorénavant sur trois unités arithmétiques, contre deux pour le Core Duo, et toutes sont capables de traiter les instructions SSE en 128 bits donc.

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Les possibilités offertes par l'Advanced Digital Media Boost


Du côté de la mémoire cache, l'Intel Core est pourvu de la technologie Advanced Smart Cache déjà étrennée par le processeur Yonah autrement connu sous le nom d'Intel Core Duo. Indispensable pour un processeur double-cœur, cette fonction découle du SmithField ou Pentium D. Il faut en effet se souvenir que lorsqu'Intel lançait le Pentium D, son premier processeur double-cœur, chacun des cœurs disposait alors de sa propre mémoire cache de second niveau sans pour autant qu'une communication entre les mémoires caches ne soit possible sauf à passer par le chipset et à engorger le bus système. Dorénavant, la mémoire cache de second niveau est partagée entre les cœurs, et ce, de manière dynamique. Ainsi, en fonction de la charge de l'un des deux cœurs, le processeur peut décider d'allouer 70 % de la mémoire cache au premier cœur et 30 % au second tout en réajustant en permanence cette répartition. Mieux, si chacun des cœurs a besoin des mêmes données en cache, l'architecture Intel Core ne stockera celles-ci qu'une seule fois évitant de gaspiller de la place comme avec les Pentium D ou même les Athlon 64 d'AMD. Enfin, lorsqu'un seul des deux cœurs a un besoin impérieux de mémoire cache de second niveau, l'Advanced Smart Cache peut lui attribuer la totalité du cache ce qui n'est pas possible sur les architectures concurrentes où, dans un cas de figure semblable, la mémoire cache du second cœur ne sert finalement à rien. Qui plus est, Intel annonce une bande passante maximale de 10,4 Go/s pour la mémoire cache de second niveau.

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Diagramme de l'architecture Intel Core 2 Duo


Outre l'architecture de la mémoire cache, les ingénieurs d'Intel se sont également penchés sur les accès mémoire afin d'offrir une bande passante et des performances supérieures. Si l'Intel Core est toujours dépourvu d'un contrôleur mémoire intégré, qui reste donc l'apanage des seuls Athlon 64, Intel propose une fonction qu'il appelle « Memory Disambiguation ». L'idée est ici d'améliorer l'efficacité de traitement dans le désordre des instructions en raccourcissant les délais d'accès aux données stockées en mémoire. Pour y parvenir, les unités d'exécution ont désormais la possibilité de charger, et ce, de manière spéculative, les données requises par les instructions sur le point de s'exécuter, avant même que toutes les instructions précédentes ne se soient exécutées. La chose est un rien complexe, mais il s'agit en gros de s'assurer que les données sont là où et quand les cores d'exécution en ont besoin. Dans un processeur comme le Pentium 4, lorsque le CPU remet en ordre les instructions en attente, il ne peut pas reprogrammer les opérations que l'on qualifie de load (chargement de données pour les instructions sur le point de s'exécuter) avant les opérations de store (stockage des instructions), car il pourrait violer certaines dépendances de données. Intel utilise donc divers algorithmes pour évaluer si un load peut être exécuté avant le store précédent afin d'offrir le plus haut niveau de parallélisme alors qu'une unité entière est dédiée aux opérations load et une autre aux opérations store dans le processeur.

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Le die du Core 2 Duo


L'architecture Intel Core se dote, en plus de la fonction dite de « Memory Disambiguation », d'un plus grand nombre de prefetchers. Rappelons que les prefetchers ont pour rôle de charger certaines données (ou instructions) avant que celles-ci ne soient requises par le processeur pour les placer dans le cache du CPU afin d'accélérer encore la rapidité d'exécution globale. Intel utilise dorénavant deux prefetchers par cache L1 et deux prefetchers pour le cache L2, soit un total de huit prefetchers pour un processeur double-coeur. En augmentant le nombre de load qui peuvent s'exécuter depuis la mémoire cache plutôt que la mémoire système participe à réduire les temps de latence et donc à améliorer les performances.
Modifié le 01/06/2018 à 15h36
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