Intel et Samsung en route vers des wafers plus larges

Les WAFERs sont ronds pour une raison simple c'est que leur croissance se fait en tournant. On tire un germe qui va donner la direction cristallographique au Si volumique. C'est aussi un problème de dopant. On ajoute au Si des dopants (Bore, Phosphore/Arsenic) pour rendre le Si plus ou moins semi-conducteur. Pour avoir une distribution homogène des dopants la procédure de croissance en tournant lentement a été adopté.

Plus le Wafer est grand et plus on peut lithographier de nombreuses puces dessus, simple! Le temps de fabrication est alors réduit.

Ce que fait SOITEC est très particulier. Ils font du collage moléculaire de couche de Si dans lesquelles ils ont implanté de l'oxygène.

Mqnu a écrit:
Moi j'retiens une ou deux petites choses :

Code :

Baisse des couts de production 

Ce qui entrainera des baisses de prix au niveau consommateur normalement

Oui mais les couts de conception et de fabrication des processeurs augmentent donc ce grand waffer permet de compenser l'élévation des couts.
Remarque le prix des procs baisse, il y a 15 ans un processeur moyenne game ca coutait pas 200 euros, ca coutait bien plus

Je me pose une question, la forme ronde j'ai pigé. Mais est-ce qu'une fois la découpe réalisée, les chutes induites par cette forme ronde sont réutilisables ? Peut-on les refondre ou est-ce que c'est purement gaspillé ? :/
Edité le 06/05/2008 à 15:29

Là on parle d'augmentation de taille de wafer et non d'utilisation de SOI. Et historiquement, Intel n'a jamais utilisé de SOI que je sache.

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HeavyArmor a écrit:
Je me pose une question, la forme ronde j'ai pigé. Mais est-ce qu'une fois la découpe réalisée, les chutes induites par cette forme ronde sont réutilisables ? Peut-on les refondre ou est-ce que c'est purement gaspillé ? :/

Ne t'inquiete pas, les industriels y ont pensé bien avant toi ;) la matière c'est de l'argent et tout est recyclé. Cependant avec la découpe par faisceau de fils les pertes sont minimes.

"Moi ma question c'est pourquoi 450mm et pas 500^^?"

Il font étape par étape pour avoir plus de news sur Clubic XD

J3DI a écrit:
Là on parle d'augmentation de taille de wafer et non d'utilisation de SOI. Et historiquement, Intel n'a jamais utilisé de SOI que je sache.

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HeavyArmor a écrit:
Je me pose une question, la forme ronde j'ai pigé. Mais est-ce qu'une fois la découpe réalisée, les chutes induites par cette forme ronde sont réutilisables ? Peut-on les refondre ou est-ce que c'est purement gaspillé ? :/

Ne t'inquiete pas, les industriels y ont pensé bien avant toi ;) la matière c'est de l'argent et tout est recyclé. Cependant avec la découpe par faisceau de fils les pertes sont minimes.

Euh, je te parle pas des pertes de coupe, mais des bordures qui sont perdues, les chutes quoi... Découpé à la hache t'aurais aussi des chutes :o Et quelques dégâts, certes :o

Quel est le but de tout ceci ?
C'est simple, produire plus de puce pour un coût minimum ...
Deux solutions, diminuer la taille des transistors (la fameuse Loi de Moore) ou augmenter la surface sur laquelle les puces sont fabriqués...
On commence à voir les limites de la miniaturisation et de les véritables défis technologiques sont véritablement pour demain. Le postulat de Intel, Samsung et consort est simple, à partir d'une certaine taille, les coûts de R&D seront tels qu'il sera moins cher d'augmenter les surfaces de fabrication que d'essayer de diminuer encore et encore la taille des puces.
Et oui, la course à la miniaturisation n'a pas pour but d'avoir le proc. le plus rapide pour les 'Kevins', mais bien de d'optimiser le nombre de puces fonctionnel sur une plaque...

Les chutes sont inévitables, surtout avec cette forme ronde. Les chutes ne sont pas utilisables car lithographiées: elles sont donc détruites (jetées).

Pourquoi 450mm et non 500mm: tout simplement par ce qui coute le plus cher dans la fabrication d'un WAFER est la machine qui les fabrique. Les grands fabriquant de WAFER change de technologie tous les deux environ.

Les puces en elle même ne coute rien, c'est un "masque" qui est reproduit à l'infini.

Autre info: Les implantations et les pistes se fond en 3D (dans la profondeur) donc les puces sont en 3D (pour répondre à une remarque plus haut)

SoftMad a écrit:
les véritables défis technologiques sont véritablement pour demain.

spafo :o

dites donc en 91 les wafers faisaient 200 mm et les cpu étaient gravés au mieux en 0.8µM (pentium 66 en 93)

alors qu'aujourd'hui huit c'est 300mm pour 45nM

je serais curieux de savoir combien on gravait de cpu sur un wafer à l'époque, heureusement les cpu possédaient moins de transistors

à voir les connaisseurs de micro-elec qui fréquentent ce forum, quelqu'un saurait-il si les masques utilisés sur ces gros waffers sont steppés plusieurs fois ou une seule fois comme c'était le cas il y a 10 ans quand je travaillais encore dans ce merveilleur domaine ?
Je me dit que pour ne pas diffracter sur des shots de reticules de 0.045 microns de précision sur une telle surface totale, ca doit être complexe... ou sinon les reticules doivent faire des metres de rayon ;-)
Idem pour le nombre de masques, en 8 pouces on dépassait déjà les 30 niveaux, à combien en est-on maintenant ? on a beau réduire la tailles des transistors, les vias (trous entre couches poly/metal ou metal/metal) doivent être monstrueusement plus hauts que la taille d'un transistor plan (à effet de champ), à moins que l'épaisseur des niveaux ait réduit aussi drastiquement...

Métal Muet a écrit:

math195 a écrit:
c'est une bonne nouvelle car ils vont faire des miracles, je prends cette déclaration avec beaucoup de sérieux

Tu peux reformuler STP car je comprends rien à ce que tu as écris

justement j'y pensais

c'était ta participation au concours du maximum de mots techniques sorti en 1 post ? :paf:

Bonjour,
Outre le process de germination du silicium, l'intérêt des wafers ronds est que cela uniformise les traitements sur les wafers. L'effet de bord est réduit. Dans le cas d'un traitement thermique, chauffer autant les 4 coins que le centre est bien plus difficile que de chauffer un wafer circulaire. Ainsi, les contraintes liées à a dilatation sont plus homogènes. Le wafer c'est comme du verre, si on ne chauffe pas uniformément, il casse. En outre, l'objectif principal en production est d'uniformiser le traitement, (les épeisseurs de chaque couche) sinon il y a du rebut. Cela est d'autant plus vrai et important sur des plaques plus grandes c'est pour cela aussi qu'il est difficile d'augmenter les dimensions.

Je l'ai dit un peu plus haut, effectivement, on fait du step & repeat, même sur du 8 pouces encore existant. donc en gros, effectivement, les masques sont pê même plus petits qu'avant, et on les répète plein de fois sur les wafers.
Pour le nombre de masques et de niveaux, je ne suis par contre pas sur que ça ait bcp augmenté, mais je ne suis pas expert là dedans, dsl ^^'

Le nombre de masque et de niveau utilisé pour la fabrication des plaques n'a rien à voir avec leur taille ou celle des puces, mais uniquement avec la complexité du circuit que l'on cherche à fabrication...
La taille des masques utilisés ne varie pas en fonction du diamètre des plaques, mais des machines utilisées pour les fabriquer.
Ce qui change par contre c'est le nombre de puce que l'on peut mettre sur un masque, plus elle est petite, plus on en met sur un masque...